RTL modeling with SystemVerilog for simulation and synthesis using SystemVerilog for ASIC and FPGA design
- Författare
- Stuart Sutherland
- (Stuart Sutherland.)
- Genre
- Bibliografi
- Språk
- Engelska
| Förlag | År | Ort | Om boken | ISBN |
|---|---|---|---|---|
| Sutherland HDL, Inc. | 2017 | Oregon, Tualatin, OR | xxxi, 453 pages illustrations 23 cm | 978-1-5467-7634-5 |